21−23 апреля 2023 года
YADRO проводит инженерный хакатон SoC Design Challenge

Вы сможете прокачать навыки проектирования современных микропроцессоров на базе архитектуры RISC-V и попробовать свои силы в решении практических задач маршрута проектирования системы на кристалле (СнК) по четырем направлениям. За отведённое время вам предлагается решить один из предложенных кейсов. Работы будут оценивать эксперты-разработчики YADRO Microprocessors, аспиранты и преподаватели МИЭТ.

Ждем участников на хакатоне!

Треки

О чем трек

Функциональная верификация — один из обязательных этапов разработки цифровых устройств. Его цель — проверка устройства на соответствие заявленной спецификации: выполняет ли оно все заложенные в него функции и ведет ли себя полностью предсказуемо. Даже небольшая интегральная микросхема, например, микроконтроллер — это набор из десятков подмодулей, зачастую со сложным функционалом. Внесение изменений в микросхему после ее выпуска невозможно, а значит, от качества верификации напрямую зависит работоспособность микросхемы. Поэтому доля времени, затраченного на верификацию, доходит до 70−80% от всего времени проекта, что делает специалистов данной области ценными и востребованными на рынке.

Задание в рамках трека будет состоять из реальных сценариев, которые могут возникать в ходе проектирования.

Задачи трека

  • Создать утверждения (Assertions) для обнаружения ошибок, таких как нарушение протоколов обмена данными или некорректное поведение при выполнении определенных операций. Для создания утверждений предстоит использовать язык SystemVerilog и систему верификации аппаратуры
  • Успех в соревновании будет определяться на основе точности и эффективности созданных утверждений: какое количество ошибок будет найдено и насколько критичными они окажутся.

Опыт и навыки

Трек рассчитан на участников без опыта верификации.

Эксперты и жюри

Алексей Переверзев

председатель жюри

Проректор по инновационному развитию НИУ МИЭТ, д.т.н., доцент

Михаил Барских

Старший инженер, к.т.н.

Федор Путря

Старший преподаватель, к.т.н., начальник отдела

Андрей Солодовников

Ассистент, инженер

О чем трек

Проектирование топологии — процесс преобразования электрической или логической схемы в послойное геометрическое представление компонентов (транзисторов, диодов, резисторов) и связей между ними в многослойной структуре интегральной схемы. Это один из основных этапов разработки интегральных схем, который включает в себя задачи компоновки, размещения и трассировки элементов. От качества решения этих задач зависят итоговые характеристики микросхемы. Использование современных программ автоматизированного проектирования позволяет ускорить процесс разработки и верификации топологии, что существенно снижает число ошибок.

Разработанную топологию необходимо проверить на нарушения технологических правил (DRC), соответствие исходной электрической схеме (LVS) и корректность электрических подключений (ERC). Процесс проектирования завершается процедурой экстракции или извлечения «паразитных» элементов (сопротивлений, емкостей) из разработанной топологии и моделированием итоговой схемы.

Задачи трека

  • Разработать электрические схемы и топологию необходимых логических элементов, используя учебный комплект для проектирования (PDK);
  • Провести проверки на соответствие технологическим нормам проектирования и соответствие электрической схемы и топологии;
  • Выполнить экстракцию паразитных элементов из разработанной топологии;
  • Провести моделирование разработанной схемы с учётом паразитных элементов и получить наилучший результат по быстродействию (максимальная частота) в различных рабочих условиях и занимаемой площади на кристалле.

Опыт и навыки

Трек рассчитан на участников без опыта в топологическом проектировании.

Эксперты и жюри

Алексей Переверзев

председатель жюри

Проректор по инновационному развитию НИУ МИЭТ, д.т.н., доцент

Илья Пеплов

Инженер по физическому дизайну

Максим Быков

Инженер по физическому дизайну

Ольга Сибагатуллина

Инженер по физическому дизайну

Александр Калёнов

Инженер

Иван Фатеев

Ассистент, к.т.н.

О чем трек

В основе большинства современных цифровых микросхем лежат логические схемы с двоичной логикой работы, включающие комбинационную логику и элементы памяти (триггеры, регистры). Они создаются с использованием языков описания аппаратуры (HDL): чаще — Verilog и, чуть реже, VHDL, которые оперируют двоичными данными. Программы логического синтеза переводят HDL-описание в схему соединения вентилей и триггеров — RTL-описание (Register Transfer Level). Самые распространенные современные цифровые чипы создаются как раз на основе такого HDL-описания.

Задачи трека

  • Участникам предстоит внести вклад в улучшение характеристик процессора с архитектурой RISC-V, повысив производительность предоставленного организаторами конвейерного процессора с архитектурой RV32IMC. Каким путем ее повышать участники решают сами.
  • Необходимо модифицировать микроархитектуру процессора путем добавления новых команд (умножения/деления), увеличения количества стадий, добавлением предсказания переходов, исполнением нескольких одновременно, оптимизацией декодера инструкций и других блоков.
  • Результаты оцениваются путем анализа STA процессора и запуском теста CoreMark. Оценивается максимальная производительность по характеристикам тактовой частоты и величины CoreMark/МHz. Тест CoreMark — общепринятый тест для оценки производительности встраиваемых процессоров, таких как Cortex-M3 или RISC-V.

Кроме процессора, участникам доступно окружение для тестирования и оценки производительности.

Опыт и навыки

Достаточно иметь знания по RTL-проектированию начального уровня и ознакомиться с литературой из списка ниже:

  • «Цифровая схемотехника и архитектура компьютера», Дэвид и Сара Харрис
  • «Архитектура компьютера и проектирование компьютерных систем», Дэвид Паттерсон

Эксперты и жюри

Алексей Переверзев

председатель жюри

Проректор по инновационному развитию НИУ МИЭТ, д.т.н., доцент

Радомир Матвеев

Инженер по проектированию и верификации СнК

Сергей Никитин

Инженер по FPGA прототипированию

Александр Силантьев

Старший преподаватель, начальник лаборатории

Евгений Примаков

Ассистент, инженер

О чем трек

Это новый трек для инженеров в области аппаратной разработки, которые уже имеют опыт проектирования процессоров. Однако, мы также приглашаем студентов магистратуры и специалитета (5−6 курс), которые прошли обучение в этой области и имеют базовые знания в RTL.

На треках RTL и RTL PRO участникам будут предложены одинаковые задания. Однако от участников PRO трека мы ожидаем решений, реализованных с большей технической глубиной и на более продвинутом уровне.

Эксперты и жюри

Алексей Переверзев

председатель жюри

Проректор по инновационному развитию НИУ МИЭТ, д.т.н., доцент

Радомир Матвеев

Инженер по проектированию и верификации СнК

Сергей Никитин

Инженер по FPGA прототипированию

Александр Силантьев

Старший преподаватель, начальник лаборатории

Евгений Примаков

Ассистент, инженер

Условия участия

Заявки принимаются как от команд, так и от индивидуальных участников. Состав команд — от 2 до 3 человек, а участники без команд должны будут объединиться или присоединиться к уже собранным командам при помощи организаторов.
Для участия в соревновании необходимо выполнить небольшое тестовое задание, которое мы вышлем участникам при прохождении формальных критериев. Решения тестового задания принимаются до 12 апреля.
Хакатон пройдет в НИУ МИЭТ в Зеленограде. Для участия необходимо очное присутствие всех участников. По результатам тестового задания лучшим командам не из Москвы и МО мы предоставим места в общежитии НИУ МИЭТ.
В этом году мы добавили новый трек PRO для опытных инженеров и студентов 1−2 курса магистратуры (5−6 курса специалитета).
Участникам предстоит выполнить то же задание, что и на RTL треке для начинающих, но с вершины своего опыта.

+ Дополнительные бонусы

Взаимодействие с экспертами и специалистами-практиками из отрасли

Ценные связи, которые пригодятся в профессии

Крутая строчка для будущего резюме, которая поможет карьере

Поддержка менторов и фидбек от экспертов YADRO, Syntacore и МИЭТ

Собирай команду или подавай заявку индивидуально — мы поможем найти единомышленников!

Регистрация завершена.
Место проведения
По всем вопросам можно
писать нам на edu@yadro.com

Программа хакатона

10:00 — 19:30

Подробная программа будет опубликована позже

Призы

01
МЕСТО
набор Истового СнК проектировщика
02
МЕСТО
набор СнК проектировщика
03
МЕСТО
стартовый набор проектировщика
Победители и призеры хакатона получат до 100 баллов в зачет индивидуальных достижений при поступлении в магистратуру МИЭТ

Как прошел хакатон в прошлом году?

До встречи на YADRO
SoC Design Challenge!

21−23 апреля
10:00—19:30
Зеленоград, Москва,
Пл. Шокина, 1