14-15 мая 2022 года YADRO впервые в России проводит инженерный хакатон для студентов

Студенты старших курсов смогут прокачать навыки проектирования современных микропроцессоров на базе архитектуры RISC-V и попробовать свои силы в решении практических задач маршрута проектирования системы на кристалле (СнК) по трем направлениям.

Треки

Функциональная верификация – один из обязательных этапов разработки цифровых устройств, целью которого является проверка на соответствие заявленной спецификации: выполняет ли оно все заложенные в него функции и ведет ли себя полностью предсказуемо. Даже небольшая интегральная микросхема, например, микроконтроллер – это набор из десятков подмодулей, очень часто со сложным функционалом. Поэтому доля времени, затраченного на верификацию, доходит до 70-80% от всего времени проекта, что делает специалистов данной области не только крайне важными, но и очень востребованными.

Задача трека – проектирование верификационного окружения для предоставленного дизайна цифрового устройства. Оценивается количество найденных ошибок на наборе различных версий модуля одного и того же устройства, часть из которых содержит ошибки. Необходимо спроектировать программную модель, после чего проверяется скорость моделирования и точность моделирования по сравнению с оригинальным дизайном на HDL.

Эксперты и жюри

алексей переверзев

председатель жюри

Проректор по инновационному развитию НИУ МИЭТ, д.т.н., доцент

дмитрий вдовин

Ведущий инженер

федор путря

Старший преподаватель, к.т.н., начальник отдела

RTL проектирование – это фундаментальная технология, которой пользуются инженеры для проектирования микросхем в смартфонах, компьютерах, ускорителях машинного обучения. Проектирование цифровых чипов на уровне RTL – основа современной индустрии, инженеры-проектировщики описывают и моделируют цифровые блоки на языках описания аппаратуры Verilog или VHDL, после чего с помощью программ логического синтеза переводят полученные описания в схемы. Например, сейчас компания Syntacore, входящая в группу компаний YADRO, проектирует суперскалярный 64-битный RISC-V с внеочередным исполнением инструкций, продвинутым предсказателем переходов TAGE, когерентностью кэшей с MESI протоколами.

Для участников трек RTL – это возможность попробовать свои силы в проектировании процессоров на самом высоком уровне.

Задачи трека – повышение производительности предоставленного организаторами двух-стадийного RISC-V процессора. Кроме процессора участникам доступно окружение для тестирования и оценки производительности. Оценивается максимальная производительность по характеристикам тактовой частоты и величины CoreMark/МHz. Необходимо модифицировать микроархитектуру процессора путем добавления новых команд (умножения/деления), увеличения количества стадий, добавлением предсказания переходов, исполнением нескольких одновременно, оптимизацией декодера инструкций и других блоков. Участники сами решают, каким путем повысить производительность. Результаты оцениваются путем анализа STA процессора и запуском теста CoreMark.

Эксперты и жюри

алексей переверзев

председатель жюри

Проректор по инновационному развитию НИУ МИЭТ, д.т.н., доцент

николай терновой

RTL design engineer

радомир матвеев

Инженер по проектированию и верификации СнК

александр силантьев

Старший преподаватель, начальник лаборатории

Топологическое проектирование является одним из основных этапов разработки интегральных схем. Проектирование топологии – процесс преобразования электрической или логической схемы в описание послойной реализации схемных компонентов (транзисторов, диодов, резисторов) и связей между ними в многослойной интегральной структуре. Задачи топологического проектирования содержат компоновку элементов, размещение и трассировку. Этапы проектирования топологии требуют гораздо больших экономических и временных затрат, чем любые другие этапы. Использование средств автоматического проектирования существенно снижает число ошибок и уменьшает время разработки интегральных схем.

Задачи трека – используя библиотеку стандартных ячеек вручную разработать схемы и топологии триггеров, счетчика и делителя частоты, а также топологию СВЧ ключа. Провести верификации разработанных топологий и экстрагировать паразитные составляющие. Провести моделирование схем с учетом экстракции и получить лучший результат.

Эксперты и жюри

алексей переверзев

председатель жюри

Проректор по инновационному развитию НИУ МИЭТ, д.т.н., доцент

илья пеплов

Инженер по физическому дизайну

максим быков

Инженер по физическому дизайну

иван фатеев

Ассистент, к.т.н.

Механика

01
За два дня хакатона участникам предстоит решить один из предложенных кейсов, все необходимые технические возможности, инструментарий и оборудование для разработки будут предоставлены организаторами.
02
Оценивать работы будут эксперты-разработчики YADRO Microprocessors, Syntacore, ученые и преподаватели МИЭТ. Опыт командной работы, общение со специалистами-практиками – это уникальная возможность почувствовать инженерную культуру ведущей российской технологической компании YADRO.
03
Хакатон пройдет на площадке НИУ МИЭТ в Зеленограде. Заявки принимаются как от команд, так и от индивидуальных участников. Состав команд – от 2 до 3 человек, а участники без команд должны будут объединиться или присоединиться к уже собранным командам при помощи организаторов.
04
Победители и призеры хакатона будут награждены ценными техническими призами, а также получат до 100 баллов в зачет индивидуальных достижений при поступлении в магистратуру МИЭТ. Главный приз хакатона – комплект разработчика: отладочная плата на базе FPGA и логический анализатор.

Дополнительные бонусы:

общение с экспертами и специалистами-практиками из отрасли

ценные связи, которые пригодятся в профессии

крутая строчка для будущего резюме, которая поможет карьере

поддержка менторов и фидбек от экспертов YADRO, Syntacore и МИЭТ

Собирай команду или подавай заявку индивидуально для следующего хакатона!
Итоги хакатона
По всем вопросам можно
писать нам на edu@yadro.com

Программа хакатона

  • 10:00 – 10:30

    Регистрация участников. Кофе-брейк

  • 10:30 – 11:15

    Открытие Хакатона, распределение по трекам, брифинг команд

  • 11:15 – 13:30

    Настройка окружения для выполнения задания, инструктаж по трем направлениям кейсов для участников. Работа в командах

  • 13:30 – 14:30

    Ланч

  • 14:30 – 17:00

    Работа команд и консультации экспертов

  • 17:00 – 17:20

    Кофе-брейк

  • 17:20 – 19:00

    Работа команд и консультации экспертов

  • 19:00 – 19:30

    Презентации промежуточных результатов командами

  • 10:00 – 10:30

    Сбор участников на второй день. Кофе-брейк

  • 10:30 – 13:00

    Работа команд и консультации экспертов

  • 13:00 – 13:45

    Ланч

  • 13:45 – 14:30

    МАСТЕР-КЛАСС ОТ КОМПАНИИ ЯДРО

  • 14:30 – 17:00

    Работа команд

  • 17:00 – 17:30

    Итоговая презентация проектов по трекам

  • 17:30 – 18:00

    Кофе-брейк. Подведение итогов экспертами

  • 18:00 – 18:30

    Заключительная часть. Награждение победителей

Призы
каждому участнику команды-победителя

01
МЕСТО
отладочная плата на базе FPGA
и логический анализатор
02
МЕСТО
отладочная плата
на базе FPGA
03
МЕСТО
отладочная плата
начального уровня
Победители и призеры хакатона получат до 100 баллов в зачет индивидуальных достижений при поступлении в магистратуру МИЭТ

До встречи на YADRO
SoC Design Challenge 2023!

Следите за анонсами на нашем портале