FPGA-Systems 2024.02 x YADRO: Scala, RISC-V, Open Source и производительность

Участников офлайна будет ждать кофе, чай, перекус, а также небольшие презентации и демонстрации от участников сообщества и команды YADRO в фойе.

Поделимся актуальными новостями FPGA-сообщества и расскажем об организаторах и партнерах мероприятия.

Наверняка многие из вас слышали про Chisel как альтернативу стандартным HDL для проектирования цифровых систем. Но бывает сложно разобраться, стоит ли использовать эту технологию в своих проектах, чем она может быть полезна и какие несет в себе риски.

Вас ждет обзор Сhisel, сравнение с System Verilog, а также небольшой рассказ о том, как всего пара строк кода на Chisel позволяет генерировать сложные цифровые схемы. И как так получается, что эти схемы практически всегда работают и не требуют отладки.

При верификации многих систем на базе FPGA/ASIC требуется смоделировать не только нормальную работу, но и работу при ошибочных воздействиях. Чаще всего нормальную работу проверяют с помощью автоматического тестирования. Сценарии с ошибками требуют направленных тестов и ручной оценки результата. Процесс добавления ошибок достаточно хорошо описан в литературе, а вот процесс оценки реакции системы обычно опускают, хотя именно он представляет наибольшую сложность.

Я расскажу о методе, который позволяет проводить автоматическое тестирование с добавлением случайных ошибок в воздействия и автоматически оценивать результаты. Описанный подход является универсальным и может применяться в любом проекте.

Расскажу, почему вам стоит присмотреться к российской САПР проектирования ИМС в ее последних релизах.

Время налить еще кофе, перекусить и обсудить первые доклады.

Только здесь вы сможете за полчаса узнать, как устроен PCIe! Также расскажу, с чем пришлось разобраться, прежде чем запустился бенчмарк OpenGL:

• Проблемные места драйверов, мешающие запуску где-то, кроме мира x86, и как их исправить.
• Что делать, если не хватает 64 бит адреса.
• Как подготовить свой стенд к DMA.
• Как не захлебнуться прерываниями.
• Практическая польза ветки master.

Расскажу про преимущества и недостатки современных индустриальных подходов к верификации RISC-V-ядер. Подробно остановлюсь на подходе Step-and-Compare и его реализации при помощи открытого ПО.

Рассмотрим метод намеренного искажения тактового древа для увеличения рабочей частоты дизайна. В ходе доклада мы:

• Поговорим о важности сбалансированности тактового древа.
• Вспомним, что такое Useful Skew и что можно в него добавить.
• Посмотрим, как использовать этот метод, и разберем его ограничения.

Время налить еще кофе, перекусить и обсудить новые доклады.

Интерфейс HDMI имеется на многих отладочных платах и позволяет получать значительно больше информации о состоянии платы, чем, скажем, набор светодиодов. В докладе я рассмотрю реализация интерфейса HDMI на ПЛИС, причем как Tx, так и Rx.

Посмотрим на обновление линейки коммунистических ПЛИС и не только.