FPGA-Systems 2024.02 x YADRO: про ASIC, RTL, RISC-V и не только

Участников офлайна будет ждать кофе, чай, перекус, а также небольшие презентации и демонстрации от участников сообщества и команды YADRO в фойе.

Поделимся актуальными новостями FPGA-сообщества и расскажем об организаторах и партнерах мероприятия.

Вас ждет обзор RnD-цикла современных SoC с акцентом на этап проектирования топологии.
Я расскажу:
• Про основные шаги маршрута физического синтеза.
• Как организована работа внутри команды backend’a.
• Про интересные особенности современных чипов.
• И вызовы, с которыми мы, как топологи, сталкиваемся — например, когда RTL-freeze случается за месяц до тейпаута.

Качество логического дизайна проекта в конечном итоге зависит от его физической реализации — оборудования, которое будет выполнять загруженную программу. На сегодняшний день FPGA и ASIC — популярные варианты такой имплементации. Широко известны все «pros et cons» данных подходов. Понятны и критерии, когда FPGA проект должен стать ASIC.

В докладе я постараюсь отразить большую часть сложностей перехода от FPGA-реализации некоего исходного RTL в ASIC парадигму:

• С чего начинается физическая имплементация для FPGA и ASIC.
• Схожесть и кардинальное отличие этапов.
• Что хорошо в FPGA и очень сложно в ASIC.

Доклад посвящен технологиям, разработанным и усовершенствованным научным сообществом. Рассмотрим примеры практического применения этих технологий в реальных экспериментальных установках. А также поговорим о специальных инструментах, разработанных для решения задач, возникающих при работе с такими установками.

Время налить еще кофе, перекусить и обсудить первые доклады.

Повседневные задачи мира Embedded порой оказываются не такими тривиальными и хорошо освоенными. Поговорим о параллельном запуске двух ОС на FPGA с процессорной подсистемой, и о том, как быть пионером технологий. В рамках доклада мы:

• Рассмотрим необходимые блоки программируемой логики для запуска ОС.
• Поговорим об отличиях подходов для FPGA со встроенным и без встроенного Hard CPU.
• Пробежимся по минимально необходимым компонентам, а также инструментам для сборки Embedded Linux и их ограничениям.
• Разберемся с Devicetree и компоновкой загрузочного носителя.
• Разгадаем загадку: “Сколько нужно загрузчиков для запуска двух ОС?”.
• И обсудим многое другое, не совсем очевидное, но вполне вероятное.

Приходите познакомиться с новым поколением микроконтроллеров для широкого спектра задач! Вместе рассмотрим СнК AG32 от AG micro, сочетающий мощь RISC-V, гибкость FPGA и периферию в STM32 совместимых корпусах. В докладе мы:

• Раскроем возможности тесной интеграции между процессором, FPGA и периферией,
• Сделаем обзор инструментов для программирования и отладки AG32,
• И оценим, как новые функции расширяют возможности разработчиков.

Кратко расскажу о системе для FPGA-прототипов, которая имеет нужную нам гибкость и масштабируемость, позволяющую переиспользовать разработанную архитектуру для всех наших проектов. Также я:

• Сравню существующие подходы к прототипированию ASIC.
• Расскажу про преимущества и недостатки нашей архитектуры FPGA-стендов относительно имеющихся на мировом рынке систем прототипирования.

Время налить еще кофе, перекусить и обсудить первые доклады.

Если вы только начинаете знакомиться с верификацией ПЛИС, задумайтесь о PyUVM — это Python-библиотека, которая предоставляет возможности для создания тестовых сред на основе методологии UVM, что делает верификацию более доступной для начинающих.

Мы рассмотрим:
• Основы методологии UVM и её применение для верификации.
• Пошаговую настройку среды верификации с использованием PyUVM.
• Примеры написания тестов, моделирования и анализа результатов.
• Обзор типичных ошибок и методов их решения в процессе верификации.

Заглянем под капот системы и расскажем о возможностях и основных этапах работы нашего симулятора и синтезатора:

• Покажем, как реализовать и протестировать Verilog-проект для Intel FPGA с использованием инструментов Simtera.
• А также немного расскажем о вызовах, с которыми приходится сталкиваться разработчикам САПР.